TSMC et la course aux puces sub-1 nm : défis pour 2029

Le géant taïwanais TSMC (Taiwan Semiconductor Manufacturing Company) ne ralentit pas sa cadence. Alors que l'industrie peine encore à maîtriser les nœuds technologiques de 3 et 2 nm, le fondeur annonce déjà son ambition : lancer la production d'essai de puces sub-1 nm dès 2029, avec une fabrication en volume prévue pour 2030. Cette course effrénée vers l'infiniment petit pose des questions techniques inédites et nécessite des innovations radicales.

Derrière les chiffres impressionnants se cache une réalité complexe : atteindre le sub-1 nm ne relève plus simplement d'une miniaturisation progressive, mais d'une refonte complète des architectures de transistors, des techniques de lithographie et des stratégies d'intégration. Pour TSMC, cette transition s'appuie sur une feuille de route ambitieuse qui doit d'abord stabiliser ses nœuds intermédiaires 1,6 nm et 1,4 nm avant d'atteindre la génération A10 en 2029.

Une stratégie de "mise à l'échelle équivalente"

TSMC a officiellement dévoilé sa feuille de route technologique lors de la conférence IEDM, confirmant son engagement à produire des puces toujours plus denses et performantes. Selon les informations rapportées par PC Gamer, la génération A10 représente bien plus qu'un simple saut générationnel : elle incarne un changement de paradigme dans la fabrication des semi-conducteurs.

La stratégie baptisée "equivalent-scaling" (mise à l'échelle équivalente) combine plusieurs innovations technologiques pour compenser les limites physiques de la miniaturisation classique. Plutôt que de se concentrer uniquement sur la réduction de la taille des transistors, TSMC mise sur une approche multidimensionnelle qui intègre :

• De nouvelles architectures de transistors empilés verticalement
• Des techniques d'alimentation en énergie repensées pour limiter les pertes
• Une intégration 3D massive pour augmenter la densité fonctionnelle

Cette approche permet de continuer à améliorer les performances et l'efficacité énergétique, même lorsque la miniaturisation purement géométrique atteint ses limites physiques.

Les transistors GAA et CFET : l'évolution des fondamentaux

Au cœur de cette mutation technologique se trouvent les transistors à nanofeuilles (nanosheet) de deuxième génération, également appelés transistors GAA (Gate-All-Around). Ces structures remplacent progressivement les transistors FinFET utilisés depuis plus d'une décennie. L'avantage des GAA réside dans leur capacité à mieux contrôler le flux d'électrons, réduisant ainsi les fuites de courant et améliorant l'efficacité énergétique.

Mais TSMC ne s'arrête pas là. L'entreprise explore activement les transistors CFET (Complementary Field-Effect Transistor), une architecture dans laquelle les transistors de type N et P sont empilés verticalement. Cette configuration permet de réduire considérablement l'empreinte au sol de chaque cellule logique, libérant ainsi de l'espace pour intégrer davantage de composants sur une même surface.

"L'objectif de TSMC est d'atteindre plus d'un trillion de transistors par package d'ici 2030, grâce à l'empilement 3D de chiplets et aux avancées en packaging avancé."

Cette ambition témoigne d'une vision où la performance ne se mesure plus seulement à l'échelle du transistor individuel, mais à celle du système complet, intégrant plusieurs puces interconnectées dans un même boîtier.

La lithographie EUV haute ouverture numérique : un tournant décisif

L'une des innovations les plus attendues pour le nœud sub-1 nm concerne la lithographie EUV à haute ouverture numérique (high-NA EUV). Cette technologie, développée en partenariat avec le fabricant néerlandais ASML, permet de graver des motifs encore plus fins avec une meilleure précision. Alors que les outils EUV classiques utilisent une ouverture numérique de 0,33, les nouveaux équipements high-NA atteignent 0,55, augmentant significativement la résolution.

Selon Tom's Hardware, TSMC prévoit d'intégrer cette technologie en production de volume pour la première fois avec le nœud A10. Le défi est colossal : chaque machine high-NA coûte plusieurs centaines de millions de dollars, et leur déploiement nécessite une infrastructure adaptée, tant en termes de salle blanche que de logistique.

L'adoption de cette technologie représente également un risque financier majeur. Les coûts de fabrication augmentent exponentiellement à chaque nouvelle génération, et la moindre difficulté de montée en cadence peut retarder le retour sur investissement. TSMC doit également composer avec les limites des masques photolithographiques, qui deviennent de plus en plus complexes à produire à ces dimensions extrêmes.

Gestion thermique et alimentation : les défis cachés

Si les transistors et la lithographie captent l'attention, la gestion de l'alimentation électrique et de la dissipation thermique constitue un enjeu tout aussi critique. À ces échelles nanométriques, la densité de puissance atteint des niveaux inédits, générant une chaleur intense concentrée sur une surface minuscule.

TSMC mise sur la technologie SPR (Super Power Rail), ou alimentation par la face arrière du wafer (backside power delivery). Plutôt que de faire circuler l'électricité par les couches supérieures du circuit, cette approche utilise la face arrière du silicium pour acheminer l'énergie. Cela libère de l'espace en surface pour les signaux logiques, réduit les résistances parasites et améliore l'intégrité de l'alimentation.

Cette innovation technique s'accompagne de contraintes mécaniques et thermiques nouvelles. Les structures empilées verticalement, couplées à une densité de transistors extrême, nécessitent des systèmes de refroidissement avancés et une conception thermique repensée dès les premières phases de développement des circuits.

Les rendements de production : un équilibre précaire

L'un des indicateurs clés de la viabilité d'un nouveau nœud technologique reste le taux de rendement, c'est-à-dire le pourcentage de puces fonctionnelles par wafer produit. Pour le nœud N2 de TSMC, actuellement en rampe de production, les rendements oscillent entre 65 % et 75 %. Pour le sub-1 nm, maintenir ou dépasser ces chiffres constituera un défi majeur.

Les sources de défauts se multiplient à mesure que les dimensions diminuent : contamination particulaire, défauts de gravure, variations de dopage, désalignement des couches successives. Chaque étape du processus de fabrication doit atteindre une précision quasi parfaite, et la moindre déviation peut entraîner la perte de centaines de millions de dollars de production.

TSMC prévoit une production initiale d'environ 5 000 wafers par mois pour le nœud A10 dans son usine de Tainan, un volume relativement modeste qui témoigne de la phase d'apprentissage nécessaire. La montée en cadence vers les dizaines de milliers de wafers mensuels, indispensable pour répondre à la demande mondiale, prendra probablement plusieurs années.

L'intégration 3D et les chiplets : une approche complémentaire

Parallèlement à la miniaturisation des transistors, TSMC développe des technologies d'intégration 3D et de packaging avancé pour assembler plusieurs puces dans un même boîtier. Cette approche, déjà utilisée pour les processeurs et GPU haut de gamme, devient incontournable pour atteindre l'objectif d'un trillion de transistors par package.

Les technologies comme CoWoS (Chip-on-Wafer-on-Substrate) et les futurs systèmes d'interconnexion verticale permettent d'empiler plusieurs dies (puces) tout en maintenant des débits de données élevés et une latence minimale. Cette stratégie offre également une flexibilité de conception : différents chiplets peuvent être fabriqués sur des nœuds technologiques distincts, optimisant ainsi le coût et les performances de chaque composant.

Pour des applications comme l'intelligence artificielle ou les centres de données, où la bande passante mémoire et la puissance de calcul brute sont essentielles, cette approche modulaire représente un avantage compétitif majeur. Elle permet aussi de contourner certaines limites de rendement, en remplaçant uniquement les chiplets défectueux plutôt que de jeter un die monolithique entier.

L'intégration de ces technologies de packaging avec les puces open source, comme celles basées sur l'architecture RISC-V, pourrait d'ailleurs ouvrir de nouvelles perspectives pour des systèmes modulaires ultra-performants.

Nouveaux matériaux et chimies de gravure

Le passage au sub-1 nm impose également le développement de nouveaux matériaux pour les interconnexions, les isolants et les grilles de transistors. Le cuivre, longtemps privilégié pour les interconnexions, commence à montrer ses limites en termes de résistivité à ces échelles. Des matériaux alternatifs comme le ruthénium ou le cobalt sont à l'étude pour améliorer la conductivité et réduire les pertes électriques.

Les diélectriques à faible constante (low-k) doivent également évoluer pour minimiser les capacités parasites entre les interconnexions, qui augmentent la consommation d'énergie et réduisent la vitesse de commutation. Chaque nouveau matériau introduit nécessite des années de recherche pour garantir sa compatibilité avec les processus de fabrication existants et sa fiabilité sur le long terme.

Les chimies de gravure et de dépôt doivent être adaptées pour traiter des motifs de quelques atomes d'épaisseur, tout en préservant l'intégrité des structures environnantes. Ce niveau de contrôle atomique impose une maîtrise absolue des processus chimiques et physiques en jeu, ainsi qu'une instrumentation de métrologie capable de mesurer les défauts à l'échelle du nanomètre.

La chaîne d'approvisionnement sous pression

Au-delà des défis purement techniques, TSMC doit orchestrer une chaîne d'approvisionnement mondiale d'une complexité inédite. Les équipements de fabrication, fournis par un nombre limité d'acteurs (ASML pour la lithographie, Applied Materials, Lam Research, Tokyo Electron pour les équipements de dépôt et gravure), représentent des investissements colossaux et des délais de livraison qui se comptent en années.

Les matériaux ultra-purs, les gaz spéciaux, les wafers de silicium de 300 mm de diamètre avec des tolérances submicrométriques : chaque maillon de cette chaîne doit fonctionner sans faille. Une pénurie ou un retard chez un fournisseur peut compromettre le calendrier de production de l'ensemble de la feuille de route.

La géopolitique joue également un rôle croissant. Les tensions commerciales entre les États-Unis, la Chine et Taïwan, combinées aux efforts de réindustrialisation en Europe et en Amérique du Nord, modifient les dynamiques de la supply chain. TSMC construit des fabs aux États-Unis et au Japon, diversifiant ainsi sa base de production tout en s'exposant à des coûts opérationnels plus élevés.

Les enjeux pour l'industrie et les consommateurs

Si TSMC parvient à respecter son calendrier, les premières puces sub-1 nm pourraient équiper les smartphones haut de gamme, les processeurs pour centres de données et les accélérateurs d'IA dès le début de la prochaine décennie. Les gains attendus en termes de performances et d'efficacité énergétique sont substantiels, avec des puces capables d'effectuer davantage de calculs tout en consommant moins d'énergie.

Pour les applications nécessitant une connectivité ultra-rapide, comme les systèmes exploitant les standards USB4 v2 et Thunderbolt 5, l'association de puces sub-1 nm et de technologies d'interconnexion avancées pourrait transformer les architectures informatiques, notamment dans les environnements de calcul distribué et de stockage haute performance.

Cependant, cette avancée a un prix. Les coûts de développement et de fabrication explosent, et seuls quelques acteurs mondiaux peuvent se permettre de concevoir des puces sur ces nœuds. Cette concentration pose des questions de souveraineté technologique et de résilience face aux crises géopolitiques ou sanitaires.

Perspectives et prochaines étapes

La trajectoire de TSMC vers le sub-1 nm s'inscrit dans une course globale où Intel et Samsung tentent également de rattraper ou de maintenir leur avance technologique. Intel, avec sa feuille de route A18 et A14, vise également des nœuds équivalents d'ici la fin de la décennie, tandis que Samsung explore des architectures similaires.

Cette compétition stimule l'innovation, mais elle soulève également des interrogations sur la durabilité et l'impact environnemental de cette industrie. La consommation d'eau, d'énergie et de produits chimiques des fabs modernes atteint des niveaux considérables, et chaque nouvelle génération amplifie ces besoins. L'industrie devra trouver un équilibre entre performance technologique et responsabilité écologique.

À court terme, l'attention se portera sur la montée en cadence des nœuds 2 nm et 1,4 nm, dont les performances et les rendements détermineront la crédibilité du calendrier sub-1 nm. Les prochains mois seront cruciaux pour observer comment TSMC franchit ces jalons intermédiaires et quels ajustements seront nécessaires.

La réussite de cette ambition reposera sur une convergence d'innovations techniques, de maîtrise industrielle et de coordination avec l'ensemble de l'écosystème des semi-conducteurs. Si le chemin est semé d'embûches, l'enjeu en vaut la chandelle : façonner l'infrastructure numérique de demain et maintenir le rythme de progrès technologique qui alimente l'économie mondiale depuis des décennies.